Calcolatori Elettronici 2

100問 • 1年前

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I piedini di indirizzo di un semplice processore sono:

In uscita dal processore

I piedini per il trasferimento dati di un semplice processore sono:

Bidirezionali

I pedini di comando di un semplice processore (/MRD, /MWR, /IOR,/IOWR) sono:

In uscita dal processore

Il piedino di reset di un semplice processore:

Nessuna delle altre opzioni

si consideri l’immagine in figura:

Essa mostra la realizzazione di un banco di memoria da due mega locazioni da 8 bit, utilizzando due banchi di memoria da un mega locazioni da 8 bit

Si consideri un semplice processore a 8 bit, spazio di memoria da 1GB e spazio di I/O da 64 KB. Indicare la descrizione corretta:

Esso utilizza 8 piedini per i dati, 30 piedini per gli indirizzi di cui i 16 meno significativi si utilizzano quando viene indirizzato lo spazio di I/O

Con riferimento ad una semplice architettura di calcolatore, Indicare quale delle seguenti affermazioni è quella corretta:

Nessuna delle altre opzioni

Con riferimento ad una semplice architettura di calcolatore, Indicare quale delle seguenti affermazioni è quella corretta:

Per gestire la mutua esclusione i piedini collegati al bus dati di ciascun blocco funzionale sono supportati da un registro la cui uscita è comandata da una porta 3-state.

figura:

Essa mostra la realizzazione di un banco di memoria da un mega locazioni da 8 bit, utilizzando due banchi di memoria da un mega locazioni da 4 bit

Nel Processore PC a 32 bit, i piedini byte enable (/BE3-/BE0) servono per:

Selezionare i byte da trasferire nella linea indirizzata

In un calcolatore basato su processore PC a 32 bit:

Il piedino /re è comandato dal processore per cominciare un ciclo di bus. Il piedino ready viene comandato dall'esterno per notificare che il ciclo di bus si può concludere

In un calcolatore con spazio di memoria di 4 GB organizzato in linee, il numero di piedini di indirizzo è pari a:

Il processore PC vede il suo spazio esterno:

Come un insieme contiguo di linee da 4 byte consecutivi, il primo dei quali ha indirizzo multiplo di 4. Tale indirizzo prende il nome di indirizzo di linea.

Il processore PC è a 32 bit in quanto:

E' in grado di trasferire, in un unico ciclo di bus, fino a 4 byte

Il processore PC è costituito dalla seguenti unità fondamentali:

Bus Unit (BU), Prefetch Unit (PU), Arithmetic and Logic Unit (ALU), Floating point Unit (FPU), Memory Management Unit (MMU)

figura:

Mostra il montaggio di una RAM da 1 MB organizzata per linee

consideri l'immagine in figura:

Mostra un transceiver utilizzato per il pilotaggio del bus dati

Si consideri l'immagine in figura:

Nessuna delle altre opzioni

Si consideri l'immagine in figura:

Mostra un latch utilizzato per il pilotaggio del bus indirizzi

Si consideri l'immagine in figura:

Mostra un circuito di pilotaggio per un bus dati a 8 bit

In un calcolatore basato su processore PC a 32 bit in grado di gestire uno spazio di memoria a 32 bit e uno spazio di I/O con interfacce a 32, 16 e 8 bit:

Il bus indirizzi potrebbe essere unico, mentre il bus dati potrebbe essere unico o formato da 3 bus fisicamente distinti

Si consideri l'immagine in figura:

Mostra uno spazio esterno visto dal processore organizzato in linee da 2 byte

Con riferimento alla programmazine mista, nella formazione del record di attivazione, il sottoprogramma chiamato inserisce nella pila:

1) L'indirizzo dello stack per programma chiamante (link dinamico, opzionale), 2) Lo spazio per le variabili locali

Con riferimento alla programmazione mista, il livello dinamico è:

Il numero di istanze non ancora terminate di una funzione o di altre funzioni, a partire dal livello dinamico 0 associato alla funzione main().

Come viene distrutto il record di attivazione alla fine dell'istanza di un sottoprogramma?

Comincia il chiamato che rimuove dalla pila: 1) lo spazio per le variabili locali, 2) il link dinamico, 3) l'indirizzo di ritorno (tramite la RET).Successivamente, il chiamante rimuove dalla pila lo spazio per i parametri attuali

Con riferimento alla programmazine mista, nella formazione del record di attivazione, il sottoprogramma chiamante (il main o un'altra funzione) inserisce nella pila:

1) I parametri attuali (in ordine inverso rispetto a cui essi sono forniti alla funzione), 2)L'indirizzo di ritorno (il valore attuale di EIP, tramite la CALL)

Con riferimento ad una semplice interfaccia della tastiera, il make code è:

Un codice che si genera quando viene premuto un tasto sulla testiera: è un byte corrispondente al codice di scansione

Una semplice interfaccia per la gestione della tastiera ha in genere al suo interno:

Quattro registri che fungono da: buffer di ingresso, buffer di uscita, registro di stato e registro di comando

Il controllore video VGA (Video Graphics Array) è formato da:

Un insieme di registri e da una memoria video che fa direttamente riferimento allo schermo.

Con riferimento al Il controllore video VGA (Video Graphics Array): "

Quando esso è in modalità testo esso gestisce 2000 posizioni: a ciascuna posizione sono associati due byte: un byte per l'attributo colore e uno per l'informazione

Le eccezioni del processore si dividono in:

Trap, fault e abort

La tabella delle interruzioni:

Nessuna delle altre opzioni

Il gate delle interruzioni:

Esso è formato da 8 byte che contengono l'indirizzo della routine di interruzione e un byte di accesso (importanti i bit P e TI)

Nel contesto del meccanismo delle interruzioni, indicare quale delle seguenti affermazioni è quella vera:

Per interruzioni esterne mascherabili (arrivano tramite /INTR) il tipo viene prelevato tramite il bus di interruzione. Infatti, ogni richiesta è sempre accompagnata dalla specifica di uno dei 256 tipo

Nel contesto del meccanismo delle interruzioni, indicare quale delle seguente affermazioni è quella vera:

Le interruzioni esterne sono asincrone rispetto al programma in esecuzione: esse possono giungere in qualsiasi momento, ma il processore termina la fase di esecuzione dell'istruzione corrente e poi esamina eventuali richieste di interruzione. Questo tipo di interruzione non può interrompere nel bel mezzo l'esecuzione di una istruzione

Nel contesto del meccanismo delle interruzioni, indicare quale delle seguente affermazioni è quella vera:

Il processore riceve una richiesta tramite un piedino specifico. Tale richiesta viene analizzata: per gestirla il processore interrompe temporaneamente il programma in esecuzione e provvede all'esecuzione di una apposita routine che ha l'obiettivo di gestire la situzione che ha generato la richiesta di interruzione

Il bus speciale che consente al processore di comunicare con il controllore delle interruzioni APIC è formato da:

I file collegati ai piedini: 1) /INTR , 2) /INTA 3) TP

Con riferimento al controllore APIC per le interruzioni, indicare quale delle seguenti affermazioni è quella vera:

Il controllore può essere gestito dal programmatore che lo vede come una interfaccia montata nello spazio di memoria. Ci sono 3 registri direttamente accessibili a 32 bit e 64 registri nascosti (accessibili tramite porte).

Con riferimento al controllore APIC per le interruzioni, indicare quale delle seguenti affermazioni è quella vera:

Il controllore riceve le richieste di interruzione tramite 24 piedini di ingresso (IR0-IR23). Invia al processore la richiesta effettiva di interruzione tramite il piedino di uscita /INTR

Con riferimento al controllore APIC per le interruzioni, indicare quale delle seguenti affermazioni è quella vera:

Il controllore APIC è collegato al bus locale a 32 bit del processore tramite i classici piedini di indirizzo, dati e di controllo (piedini di ingresso nella parte LOCAL APIC)

Si consideri una semplice interfaccia gestita tramte il meccanismo delle interruzioni. Essa comunica con il controllore delle interruzioni tramite:

- Il piedino INTI: è collegato a IR4 e invia una richiesta di interruzione quando il buffer di ingresso diviene pieno. Questo accade quando il registro RBR contiene un nuovo byte prelevato dal dispositivo esterno. - Il piedino INTO: è collegato a IR5 invia una richiesta di interruzione quando il buffer di uscita diviene vuoto e un nuovo dato può essere messo all'interno del registro TBR. TBR diviene vuoto quando il suo contenuto viene trasferito al trasduttore associato all'interfaccia.

Con riferimento al controllore APIC per le interruzioni, indicare quale delle seguenti affermazioni è quella vera:

Occorre inizializzare la tabella delle interruzioni, cioè scrivere per ogni tipo di interruzione utilizzato un gate di interrupt che contenga l'indirizzo della routine che gestisce l'interruzione stessa

Per cosa sono dedicati, in genere, i piedini IR0 o IR2 del controllore APIC per le interruzioni?

Nessuna delle altre opzioni

Con riferimento alla gestione delle interfacce mediante meccanismo delle interruzioni, indicare quale delle seguenti affermazioni è falsa:

Nessuna delle altre opzioni

Indicare fra le seguenti tipologia di memoria quali sono le più veloci:

Memorie statiche

I piedini /CAS e /RAS delle memorie RAM dinamiche servono, rispettivamente, per:

Specificare che si sta selezionando la colonna o la riga

Quali sono i dispositivi di memorizzazione più veloci che si possono trovare in un calcolatore?

Registri della CPU e code di pre-fetch

Una memoria Ram dinamica da 1 Mega bit, quanti piedini di indirizzo ha:

Le memorie di RAM dinamiche sono fatte con:

Nessuna delle altre opzioni

Il collo di bottiglia nella comunicazione fra CPU e memoria sta:

Nella comunicazione tramite Bus

Nell'organizzazione di una memoria cache, il campo spiazzamento dell'indizzo serve per:

identificare una locazione nel blocco dati del gruppo selezionato nella cache

La località di può classificare in:

Nessuna delle altre opzioni

Le memorie cache sono realizzate con:

Nessuna delle altre opzioni

Nell'organizzazione di una memoria cache, il campo etichetta dell'indizzo serve per:

Nessuna delle altre opzioni

Nell'organizzazione di una memoria cache, il campo indice dell'indizzo serve per:

Identificare un gruppo nella cache

Indicare quali delle seguenti affermazioni è quella sbagliata:

Nessuna delle altre opzioni

Il controllore della memoria cache è visto da programmatore come:

Una interfaccia nello spazio di memoria

Il controllore della memoria cache si occupa di:

- gestire le operazioni di lettura/scrittura comandate dal processore - effettuare tutte le operazioni sulla memoria cache e memoria centrale

Nelle memoria associative ad insiemi l'algoritmo di rimpiazzamento più utilizzato è:

LRU

rappresenta:

Una memoria cache associativa ad insiemi

Le principali linee del bus PCI sono:

- il clock di sistema (linea CLK), che è in ingresso a tutti i dispositivi (tutte le altre linee sono campionate sul fronte di salita di CLK); - trentadue linee AD31-AD0 (Address oppure Data), di ingresso/uscita per tutti i dispositivi; - quattro linee C/BE3-C/BE0 (Command oppure Byte Enable), di uscita per i dispositivi iniziatori e di ingresso per i dispositivi obiettivo; - una linea /FRAME e una linea /IRDY (Initiator Ready), di uscita per gli iniziatori e di ingresso per gli obiettivi; - una linea /TRDY (Target Ready) e una linea /DEVSEL (Device Select), di uscita per i dispositivi obiettivi e di ingresso per i dispositivi iniziatori.

Con riferimento ad una architettura con bus PCI, specificare quale delle seguenti affermazioni è quella vera:

- Le transazioni sono tutte le operazioni che vengono svolte sul bus PCI. - L'iniziatore è il dispositivo che inizia la transazione sul bus PCI (master del bus). - L'obiettivo è il dispositivo che viene indirizzato dalla transazione (slave del bus). - In transazioni diverse, un dispositivo può svolgere sia il ruolo di iniziatore sia il ruolo di obiettivo. - Un tipico esempio di iniziatore è il ponte Ospite-PCI che si occupa di trasferire dati fra CPU e periferiche.

Con riferimento ad una architettura con bus PCI, come si specifica l'indirizzo di un registro nello spazio di configurazione?

Numero del bus, numero del dispositivo, indirizzo del registro nello spazio privato

Con riferimento ad una architettura con bus PCI, specificare quale delle seguenti affermazioni è quella vera:

Il processore e la memoria sono collegati sullo stesso bus locale

Con riferimento ad una architettura con bus PCI, le transazioni nello spazio di configurazione vengono effettuate:

Tramite il ponte Ospite-PCI

L'immagine mostrata in figura rappresenta:

I principali registri obbligatori di una funzione implementata da un dispositivo su bus PCI

Con riferimento ad una architettura con bus PCI, specificare quale delle seguenti affermazioni è quella vera:

- Ogni dispositivo montato sul bus PCI può realizzare differenti funzioni. - A tale scopo, ciascuna funzione deve implementare nello spazio di configurazione del dispositivo un insieme di registri. - Alcuni di questi registri sono obbligatori altri sono specifici di ciascuna funzione messa a disposizione dal dispositivo. - Tutti i registri di configurazione sono costituiti da uno o più byte consecutivi appartenenti alla stessa parola lunga.

Con riferimento ad una architettura con bus PCI, specificare quale delle seguenti affermazioni è quella vera:

Per la gestione delle transazioni di configurazione, il ponte Ospite-PCI possiede due registri da 32 bit posizionati nello spazio di I/O

Alcune delle motivazioni più importanti che hanno portato all'introduzione del bus PCI express sono:

Fornisce una banda limitata per alcune categorie di dispositivi e di dispositivi PCI sono pittosto ingombranti.

Con riferimento ad una architettura con bus PCI, quanti piedini per inviare richieste di interruzione ha ciascun dispositivo collegato?

Da 1 a 4

Con riferimento ad una architettura con bus PCI, è possibile che più funzioni di uno stesso dispositivo PCI effettuino richieste di interruzione tramite lo stesso piedino?

A volte

Nell'architettura con bus PCI express la trasmissione dei dati avviene:

In maniera seriale

Nell'architettura con bus PCI express, quale è il dispositivo che assuma una particolare importanza?

Lo switch

Cosa si intende per accesso diretto alla memoria (DMA)

Si tratta di una tecnica che consente il trasferimento dei dati fra memoria e le interfacce senza l'intervento continuo del processore

Che cosa è il bus mastering?

Un tipico esempio di utilizzo del DMA tramite bus PCI

Dove viene montato il controllore DMA in una architettura con solo bus locale?

A monte dei circuiti di pilotaggio del bus locale nello spazio di memoria

Quanti e quali registri utilizza il controllore del DMA in una architettura con solo bus locale?

MAR, IOAR, TCR e MODER a 32 bit

I modi previsti per il trasferimento in DMA su bus locale sono:

Singolo e Continuo

Con riferimento al bus mastering, quali delle seguenti affermazioni è falsa?

Una qualsiasi interfaccia sul bus PCI può richiedere di iniziare una transazione scegliendo il ponte Ospite-PCI come arbitro

Dove viene montato il controllore DMA in una architettura con bus PCI

Nessuna delle altre opzioni

Per il trasferimento in DMA tramite bus mastering deve essere predisposta in memoria, per ogni funzione interessata:

Nessuna delle altre opzioni

Cosa succede nel bus mastering in presenza di memoria cache?

I piedini /HOLD e /HOLDA, tramite cui viene gestita la richiesta del bus locale, sono collegati direttamente al controllore della cache. Il piedino /HOLD del processore resta sempre disattivo.

rappresenta:

Nessuna delle altre opzioni

Con riferimento alla tecnica del pipeline, come si possono risolvere le alee sul controllo?

Facendo una previsione sul risultato del controllo della condizione e continuando a prelevare la e-istruzione prevista

Il risultato finale dell'utilizzo della tecnica del pipeline è:

L'esecuzione di fasi diverse di istruzioni diverse in parallelo

Quale è il formato delle e-istruzioni operative?

op dest, src1, src2

Come si classificano le e-istruzioni in cui possono essere scomposte le istruzioni del processore PC?

Esse si dividono in: operative, di memoria e di salto

Quali sono le fasi di esecuzione delle e-istruzioni del processore PC

Prelievo, Decodifica, Lettura degli operandi, Esecuzione vera e propria, Scrittura del Risultato

rappresenta:

La circuiteria per la gestione della pipeline con esecuzione fuori ordine

Cosa sono le stazioni di prenotazione?

Nessuna delle altre opzioni

Nella tecnica di esecuzione fuori ordine le dipendenze ci possono essere:

Sui dati, sui nomi e sul controllo

Nella tecnica di esecuzione fuori ordine:

Le e-istruzioni possono sempre essere eseguite in ordine diverso rispetto a quello in cui sono state scritte solo se non ci sono delle dipendenze

Cosa è e dove si usa il buffer di riordino?

Si usa nella tecnica di esecuzione speculativa nello stadio di ritiro. Si tratta di una struttura dati organizzata come una coda che contiene dei descrittori di e-istruzioni.

La tecnica dell'esecuzione speculativa, nel pipeline che contempla l'esecuzione fuori ordine:

Prevede l'eliminazione della dipendenza sui nomi tramite la rinomina dei registri

La tecnica dell'esecuzione speculativa, nel pipeline che contempla l'esecuzione fuori ordine:

Prevede l'aggiunta dello stadio di ritiro

La tecnica dell'esecuzione speculativa, nel pipeline che contempla l'esecuzione fuori ordine:

Consente di eseguire nel pipeline anche e-istruzioni dipendenti da e-istruzioni di salto non ancora risolte

Quali tipologie di memorie sono presenti nelle architetture basata su GPU?

Nessuna delle altre opzioni

Possono esistere calcolatori basati solo su GPU?

No, è sempre necessaria la presenza di una CPU.

Quali delle seguenti affermazioni è falsa?

Nessuna delle altre opzioni

100

Nelle architetture di calcolo che utilizzano le GPU, come vengono organizzati i thread?

Sono organizzati gerarchicamente

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